Fraunhofer-Institut für Integrierte Schaltungen IIS, Institutsteil Entwicklung Adaptiver Systeme EASNewsletter 04/2023
Im Bereich der zuverlässigen Elektronik für langlebige Anwendungen, z.B. im Automobil- und Industriebereich, ist Europa nach wie vor weltweit führend. Um diese Stellung zu festigen und auszubauen, hatten sich 75 Partner aus 14 europäischen Ländern im Projekt „Intelligent Reliability 4.0 – iRel40“ zusammengeschlossen, um unterschiedlichste Aspekte der Elektronikzuverlässigkeit zu verbessern. Nun ist das Vorhaben erfolgreich abgeschlossen und wir geben einen Überblick in die Ergebnisse des Fraunhofer IIS/EAS.
Im Umfeld der Mikroelektronik sind sehr viele Aspekte zu berücksichtigen, um eine der Anwendung angemessene Zuverlässigkeit mit vertretbarem Aufwand sicherzustellen. In diesem Bereich wurden am Fraunhofer IIS/EAS im Rahmen des Projektes iREl40 unterschiedliche Forschungsarbeiten durchgeführt.
Auf der Systemebene von Elektronik spielen verschiedenste Mechanismen eine Rolle für die Zuverlässigkeit. Der Einfluss der Einzeleffekte wird typischerweise in sehr umfangreichen FEM-Simulationen untersucht. Für die Analyse ihres Zusammenspiel sind solche Simulationen aber wenig geeignet, so dass effizientere Kompaktmodelle benötigt werden. Am Beispiel von Lotverbindungen, die unter mechanischer Belastung aufgrund von Vibrationen und Spannungen durch unterschiedliche thermische Ausdehnungskoeffizienten stehen, wurde ein Kompaktmodellansatz auf Basis von radialen Basisfunktionen erforscht und erfolgreich angewendet. So wurde eine Basis für weitere Untersuchungen an anderen Effekten geschaffen.
Auf der Ebene der integrierten Schaltungen kann die Zuverlässigkeit am besten erhöht werden, wenn sie als Entwurfsziel bereits in der Entwicklung berücksichtigt wird. Zwar ist das mit Hilfe von Alterungssimulationen in unterschiedlichen Entwurfsumgebungen bereits seit Jahren möglich, solche Simulationen werden aber noch selten eingesetzt. Grund dafür ist der erforderliche Aufwand und die zum Teil schwierig zu interpretierenden Ergebnisse. Mit einem Add-on wurde aus diesem Grund am Fraunhofer IIS/EAS ein Add-on zu kommerziellen Entwurfswerkzeugen entwickelt. Auf Basis von Technologieinformationen des Halbleiterherstellers und Belastungsszenarien seitens des Anwenders ermittelt es, wie stark jeder Transistor in einer Schaltung degradieren wird. Die Ergebnisse werden in einer für Designer gewohnten Weise als Hervorhebung über dem Schaltplan (Schematic) visualisiert – und damit wird ihnen ein niederschwelliger Zugang zur Transistorzuverlässigkeit in ihren Schaltungen gegeben.
In enger Abstimmung mit diversen Partnern aus dem Konsortium hat das Fraunhofer IIS/EAS mit diesen Punkten wichtige Beiträge für zuverlässige Elektronikanwendungen aus Europa in der Zukunft geleistet.